Micron 曝光 DDR6 記憶體效能　頻寬較 DDR5 翻倍

DDR6 頻寬翻倍　LPDDR6 電源效率提升 35%

Micron 在最新技術簡報中介紹下一代 DRAM 製程及產品規劃，其中 DDR6 與 LPDDR6 將採用新一代 1δ（1-Delta）DRAM 製程，重點提升記憶體頻寬、儲存密度及能源效率。

根據 Micron 公開的資料，DDR6 的記憶體頻寬預計達到 DDR5 的兩倍以上，主要面向需要高頻寬及高可靠性的伺服器應用。公司亦正與主要客戶合作，推動 DDR6 在數據中心部署。

至於 LPDDR6，Micron 表示其電源效率相比 LPDDR5 改善約 35%，部分記憶體密度配置的改善幅度更超過 35%。除了流動裝置之外，LPDDR6 亦將成為數據中心的重要記憶體技術。

1δ 製程預計 2027 年下半年提升產能

Micron 下一代 1δ DRAM 製程預計在 2027 年下半年進入產能提升階段，每片晶圓的位元密度預計較現有 1γ 製程提高約 20% 至 30%。

新製程將採用先進 HKMG CMOS 技術，並針對 DDR6、LPDDR6、HBM5、vHBM 及 vEIM 等高效能記憶體產品進行優化。

另一方面，Micron 將繼續發展 6F² DRAM 架構，並探索晶圓鍵合、High-NA EUV 及新材料技術。隨著傳統平面式 DRAM 逐漸接近微縮限制，公司亦開始投入 3D DRAM 研發，希望透過垂直堆疊進一步提升記憶體密度。

vHBM 採用垂直堆疊　縮短記憶體與運算晶片距離

在高頻寬記憶體方面，Micron 正推進 HBM4、HBM4E，以及未來的 HBM5、HBM5E 和 HBM6 技術。

其中，HBM4 每組記憶體堆疊可提供最高 2.8 TB/s 頻寬。公司亦規劃推出全新 vHBM（Vertical HBM）架構，將記憶體直接垂直堆疊於運算晶片上方。

這種設計可縮短記憶體與處理器之間的資料傳輸距離，進一步提升每瓦頻寬表現，並改善 AI 運算所需的能源效率。

Micron 同時研發針對邊緣 AI 推論的 vEIM 記憶體，首代產品目標提供每個模組約 2 TB/s 頻寬，並將每 bit 資料傳輸能耗控制在 1 pJ 以下。

G11 NAND 突破 400 層　儲存密度提高近兩倍

除了 DRAM，Micron 亦公開新一代 G11 NAND Flash 的技術規劃。

G11 NAND 將採用晶圓對晶圓鍵合技術，堆疊層數超過 400 層。相較現有 G9 NAND，G11 預計帶來接近兩倍的位元密度，I/O 傳輸速度提升最多 1.5 倍。

能源效率方面，每 bit 資料傳輸所需的能耗預計降低超過 25%。Micron 計劃在 2027 年下半年開始提升 G11 NAND 產能。

公司亦正研究更高電子遷移率的材料及超高密度記憶體單元架構，為 G11 之後的 NAND 技術作準備。

AI 推動記憶體需求　1TB RDIMM 亦在規劃中

Micron 指出，AI 技術發展正持續推高記憶體需求。其簡報數據顯示，代理式 AI 的記憶體需求較一般 AI 推論增加約 30 倍，而實體 AI 被視為下一個可能帶來超過 10 倍需求增長的領域。

為應付高容量記憶體需求，Micron 亦展示下一代 1TB RDIMM 記憶體模組的開發方向，目標滿足大型 AI 工作負載的要求。

此外，Micron 已與 Meta 合作，研究在未來數據中心採用 LPDDR6 技術，透過更高的記憶體頻寬及能源效率支援 AI 運算。

目前相關產品仍處於不同研發及規劃階段，Micron 尚未公布 DDR6 與 LPDDR6 的正式上市日期及零售價格。

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